FPGA使用入門實驗報告示例

    時間:2020-10-10 16:58:20 報告 我要投稿

    FPGA使用入門實驗報告示例

      一.實驗?zāi)康?/p>

    FPGA使用入門實驗報告示例

      (1) 掌握ISE 13.2集成開發(fā)環(huán)境和Modelsim軟件的使用方法;

      (2) 熟悉S6 Card實驗板的.使用方法。

      (3) 掌握使用Verilog HDL語言實現(xiàn)常用組合邏輯和時序邏輯的方

      法。

      (4) 了解Chipscope的功能與使用方法。

      二. 實驗內(nèi)容

      (1) 熟悉S6 CARD實驗板;

      (2) 熟悉ISE集成開發(fā)環(huán)境;

      (3) 3比特加法器仿真與上板實驗

      (4)m序列產(chǎn)生器仿真與在板Chipscope調(diào)試。

      三. 實驗過程依照指導(dǎo)書進行

      四. 實驗代碼分析

      (1)3bit加法器(見注釋)

      module m_seq_gen(

      //端口I/O定義

      input clk,//定義clk為輸入類型

      input reset,//定義resert為輸入類型

      output seq//定義seq為輸出類型

      );

      //內(nèi)部信號說明

      reg [3:0] state;//定義變量state,為寄存器型,位寬為4

      //功能定義

      always @(posedge clk or negedge reset)//當clk上升沿來到或者reset下降沿來到,//觸發(fā)敏感事件,執(zhí)行以下程序

      begin

      if(!reset)//如果不是reset下降沿來到

      state <= 4'b1111;//state輸出結(jié)果為4位的二進制數(shù)字1111

      else

      begin

      state[3:1] <= state[2:0];//state從第二位到第四位輸出結(jié)果為其第一位//到第三位的數(shù)值

      state[0] <= ^(state & 4'b1001);//state第一位輸出結(jié)果為state原來的//值與二進制數(shù)1001相與的結(jié)果

      end

      end

      assign seq = state[0]; //連續(xù)賦值,將state第一位值賦給seqEndmodule

      (2)m序列測試文件代碼分析(見注釋)

      module test_m;

      // Inputs,將clk和reset定義為寄存器類型

      reg clk;

      reg reset;

      // Outputs

      wire seq;//將seq定義為連線類型

      // Instantiate the Unit Under Test (UUT)

      m_seq_gen uut (

      .clk(clk),

      .reset(reset),

      .seq(seq)

      );

      initial begin

      // Initialize Inputs,將初始值均設(shè)為0

      clk = 0;

      reset = 0;

      // Wait 100 ns for global reset to finish

      #100;

      reset = 0;

      #50 reset = 1;

      // Add stimulus here

      end

      always #10 clk = ~clk;//產(chǎn)生測試時鐘,延時10s后使時鐘取反endmodule

      五. 實驗仿真結(jié)果分析

      1.3比特加法器(見注釋)

      (1)功能仿真波形

      由上圖可知加法器功能正常,且當a、b之和大于7時產(chǎn)生進位

      (2)時序仿真波形

      板子上撥碼開關(guān)的6、7、8和1、2、3分別作為加法器的輸入,D1-D4 LED燈分別表示cout和sum,撥動撥碼開關(guān),觀察

      LED

      的變化。

      實驗板實照

      由上圖可證程序運行正常,3比特加法成功

      2. m序列產(chǎn)生器

      (1)產(chǎn)生原理:每一個周期內(nèi),第一個和第四個寄存器的值作異或

      運算后,寄存器移位,運算出的值賦給第一個寄存器,構(gòu)成新的系統(tǒng)寄存器狀態(tài)值。

      (2)功能仿真波形

      第一行為時鐘信號,第二行為重置信號,第三行為輸出的m序列。

      (3)Chipscope波形

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